Diseño e implementación de un sistema de recuperación de la temporización asíncrono totalmente digital
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Resumen
Este trabajo describe el diseño e implementación de una unidad de recuperación de la temporización completamente digital, para un sistema de comunicación que utiliza recepción paralela de datos, con modulación 4-PAM, filtrado Raised Cosine y una frecuencia nominal de muestreo de 1,1 GHz. Se explica el diseño de los diferentes bloques dentro del sistema, así como los resultados pertinentes a las simulaciones y la implementación física en FPGA.
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